实验三 74ls139译码器实验

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1、实验三译码器实验 一、 实验目的 1、 掌握中规模集成电路译码器的工作原理及逻辑功能。 2、 学习译码器的灵活应用。 二、 实验设备 1、 SAC-DS4数字逻辑电路实验箱 1个 2、 74LS138 3-8线译码器 2片 3、 74LS20双四输入与非门 1片 三、 实验内容与步骤 （一）测试74LS139的逻辑功能。 图1 74LS139集成电路引脚图 实验步骤： 1） .接线：按图1的引脚接线，测试单个2—4译码器的功能（只接74LS139芯片中的一个译码器）, 1B、1A、1E输入端接逻辑电平信号，1Y、1Y、1Y、1Y输出端接指示灯。 0 1 2 3

2、 2） .测试：当E=1时，看四个输出信号的逻辑电平是否全“1”当E=0时，2—4译码器进入正常 工作状态，给1B、1A选择信号端加不同组合逻辑电平，观察输出端1Y、1Y、1Y、1Y所接指示灯的变化, 0 1 2 3 灯亮表示“ 1”电平，不亮表示“0”电平，请将观测的最后结果记录如下表。 表1 2—4译码器逻辑功能表 输入 输 出 E B A Y Y Y Y 输出逻辑关系式 1 X X 0 12 3 0 0 0 0 0 1 0 1 0 0 1 1 3）.利用74LS139译码器实现“同或”门电路 丫= Y •

3、 Y = Y + Y = A • B + A • B = A ① B 0 3 0 3 如下图2所示连接电路，将实验结果填入表中，验证其逻辑关系。是否符合“同或”逻辑门电路的逻辑关 系。 V cc E A B G 輪1 入Z >'1 : H- E-=- B M 血 0 3 2 0-> 1 3 2 1 3 -P 图2 用74LS139译码器实现“同或”逻辑门电路接线图和真值 4) .利用74LS139译码器实现“异或”门电路 丫= Y • Y = Y + Y = A • B + A • B = A ㊉ B 如下图

4、3所示连接电路，将实验结果填入表中, 1 2 1 2 验证其逻辑关系。是否符合“异或”逻辑门电路的逻辑关 系。 V CC E A B G 输 Eq B Y 0 0 ¥ 1 2 1 2 图3 用74LS139译码器实现“异或”逻辑门电路接线图和真值 二、用74LS139集成电路将2—4译码器扩展成3—8译码器。 1) .接线：扩展的3-8译码器逻辑电路如图3—4所示。按图3—4连线，A、B、C输入端接实验板电平 信号, Y ~Y接到指示灯。 0 7 4

5、 5 6 7— Y Y Y Y 0 12 3 74LS139 (A ) 1A 1B 1E 2 k i 3 k i 1 ■I I ABC 12 10 9— X Y6 丫7 74LS139(B) 2A 2B 2E 14 13 15 图4 用74LS139集成电路将2—4译码器扩展成3—8译码器电路图 2) .测试：按真值表4给扩展的3—8译码器输入端送入不同组合的逻辑电平，将输出端显示的逻辑电平填 入表中，灯亮表示“1”电平，灯灭表示“ 0”电平。 表4 3—8译码器真值表 输入 输 出 C B A Y Y Y Y Y

6、 Y Y Y 0 0 0 0 113 4 5 6 7 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3) .写出3—8译码器输出逻辑关系式: Y = Y = Y = Y = 0 1 2 3 Y = Y = Y = Y = 4 5 6 7 4) .利用3—8译码器实现3输入多数表决器。要求3个输入A、B、C中有2个和3个为1时，输出Y为 高电平，否则Y为低电平。根据3输入多数表决器的要求，可以有两种方案来实现。 a.采用“与非”门来实现。 A B C 图5多数

7、表决器 A B c ¥ a 0 0 0 0 ] 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 表5 从3—8译码器输出逻辑关系式可以得到表决器的输出为：Y= Y3 • Y5・Y广打如图5所示，根据不同的输 3 5 6 7 入值获得相应的Y把结果记录如下表5 b.采用“或”门来实现，从3—8译码器输出逻辑关系式可以得到表决器的输出为：Y= Y3 + Y5 + Y6 + Y7 3 5 6 / Y.Q V0— ylf Y.T Ylf K01 OGN —0Y7 —

8、oSI —o 一s-._ —0_备 丄扯 —OAI rl A B c V 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 ① 写出函数的标准与或表达式，并变换为与非-与非形式。 ② 画出用二进制译码器和与非门实现这些函数的接线图。 S (A , B , C ) = X m(l,2,4,7)二 mm mm i i i i-1 1247 C (A , B , C ) = X m(3,5,6,7)二 mmmm J i i 3 5 6 7 图6多数表决器逻辑电路图 表6 根据不同的输入值获得相应的Y把结果记录如下表6