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1、
实验三 译码器实验
一、实验目的
1、掌握中规模集成电路译码器的工作原理及逻辑功能。
2、学习译码器的灵活应用。
二、实验设备
1、 SAC-DS4数字逻辑电路实验箱
1 个
2、74LS138
3-8 线译码器
2 片
3、 74LS20
双四输入与非门
1 片
三、实验内容与步骤
（一）测试 74LS139 的逻辑功能。
图 1 74LS139 集成电路引脚图
实验步骤：
1）． 接线：按图 1 的引脚接线
2、, 测试单个 2— 4 译码器的功能 （只接 74LS139 芯片中的一个译码器） ，
1B、 1A
、 1E 输入端接逻辑电平信号，
1Y0 、1Y1 、1Y2
、1Y3 输出端接指示灯。
２）．测试：当 E=1 时，看四个输出信号的逻辑电平是否全“ 1”。当 E=0 时， 2—4 译码器进入正常
1B 1A 1Y0 1Y1 1Y2 1Y3
灯亮表示“ 1”电平，不亮表示“ 0”电平，请将观测的最后结果记录如下表。
表 1 2 — 4 译码器逻辑功能表
输 入
3、
输
出
E
B A
Y0
Y1
Y 2
Y
3
输出逻辑关系式
1
Χ Χ
0
0
0
0 0 1
0 1 0
0 1 1
3) ．利用 74LS139 译码器实现“同或”门电路
Y＝Y0 ?Y3 ＝Y0 Y3 ＝A?B A?B＝A⊙ B
如下图 2 所示连接电路，将实验结果填入表中，验证其逻辑关系。是否符合“同或”逻辑门电路的逻辑关
系。
4、 Vcc
Yo
E
Y1
Y
&
A
74LS139
B
Y2
G Y3
图 2 用 74LS139译码器实现“同或”逻辑门电路接线图和真值
4). 利用 74LS139 译码器实现“异或”门电路
Y ＝Y1?Y2 ＝Y1 Y2＝ A?B A ?B＝ A B
如下图 3 所示连接电路，将实验结果填入表中，验证其逻辑关系。是否符合“异或”逻辑门电路的逻辑关
Vcc Yo
系。
E
Y1
A 74LS139 &
B
5、
Y2 Y
G Y3
图 3 用 74LS139 译码器实现“异或”逻辑门电路接线图和真值
二、用 74LS139 集成电路将 2—4 译码器扩展成 3—8 译码器。
1) ．接线：扩展的 3— 8 译码器逻辑电路如图
3— 4 所示。按图
3— 4 连线， A 、B 、C 输入端接实验板电平
信号， Y0 ~Y7 接到指示灯。4
5
6
7
12
11
10
9
Y0
Y1
Y2
Y 3
Y4
Y5
Y6
Y7
74LS139（A ）
74LS139
6、(B)
1A
1B
1E
2A
2B
2E
2
3
1
14
13
15
A
B
C
&
图 4 用 74LS139 集成电路将 2— 4 译码器扩展成 3— 8 译码器电路图
2). 测试：按真值表 4 给扩展的 3— 8 译码器输入端送入不同组合的逻辑电平，将输出端显示的逻辑电平填
入表中，灯亮表示“ 1”电平，灯灭表示“ 0”电平。
表 4 3 —8 译码器真值表
输
入
输
出
7、
C B A
Y0 Y1 Y2 Y3
Y4Y5Y6Y7
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
3).
写出 3—8
译码器输出逻辑关系式：
Y 0=
Y
1 =
Y
2 =
Y
3=
Y4=
Y
5 =
Y
6 =
Y
7=
4). 利用 3—8 译码器实现
3 输入多数表决器。要求
3 个输入 A、B、C中有 2 个和 3 个为 1 时，输出 Y
8、 为
高电平，否则 Y 为低电平。根据 3 输入多数表决器的要求，可以有两种方案来实现。
a. 采用“与非”门来实现。
A
2
1A
1Y
o
4
Y
o
3
1Y 1
5
Y1
B
1B 74LS139(A)
Y2
1Y2
6
C
1
1 E
1Y
7
Y3
3
&
14
12
Y
9、
2A
2Yo
Y4
13
2Y1
11
Y5
2B 74LS139(B)
Y6
2Y2
10
&
15
2E
2Y 3
9
Y7
图 5
多数表决器
表 5
从 3— 8 译码器输出逻辑关系式可以得到表决器的输出为：
Y=Y3 ?Y5 ?Y 6?Y7 如图 5 所示，根据不同的输
入值获得相应的 Y 把结果记录如下表 5
b. 采用“或” 门来实现，从 3
10、— 8 译码器输出逻辑关系式可以得到表决器的输出为： Y= Y3 Y5 Y6 Y7
①写出函数的标准与或表达式，并变换为与非 - 与非形式。
②画出用二进制译码器和与非门实现这些函数的接线图。
Si ( Ai , Bi , Ci 1 )
m(1,2,4,7) m1m2m4 m7
Ci ( Ai , Bi ,Ci 1)
m(3,5,6,7) m3m5 m6m7
图 6 多数表决器逻辑电路图
表 6
根据不同的输入值获得相应的 Y 把结果记录如下表 6
实验三74ls139译码器实验
