DDR3基础技术培训V0.9

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1、1. DDR勺发展: 2003年秋季Intel公布了 DDR初存的发展计划。而随着当时CPU前端总线 带宽的提高和高速局部总线的出现，内存带宽成为系统越来越大的瓶颈。处于主 流DDR技术已经发展到极至，因此 DDR2兑颖而出。 DDR2勺实际工作频率是DDR勺两倍。这得益于DDR初存拥有两倍于标准 DDR内存的4bit预读取能力。下图为DDR和DDR2预读取能力的对比。 DRAM rm Gkidi Datu ■LTLTL JUini DDR

2、 L SDRAM DDRM存技术最大的突破点其实不在于用户们所认为的两倍于 DDR勺传输 能力，而是在采用更低发热量、更低功耗的情况下（由2.5V降为1.8V）, DDR2可 以获得更快的频率提升，突破标准 DDR勺400MHZ艮制。 DDF内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在 200MHz上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这 会影响它的稳定性和频率提升的难度。这也就是 DDR的核心频率很难突破 275MHZ勺原因。而DDR2内存均采用FBGA1 寸装形式。不同于目前广泛应用的TSOP 封装形式，FBGA寸装提供了更好的电气性能与散

3、热性，为 DDR内存的稳定工作 与未来频率的发展提供了良好的保障。 2007年中Intel表示支持DDR3勺发展，随后DDR3慢慢走上了历史的舞台， 根据由JEDEC协会所制定的规格来看，由技术面来切入 DDR3t DDR2勺异同点， DDR3拥有高频率低电压的优点，DDR知以比DDR狂作时省下约30%勺电力，速度方面DDR3从 800Mbps起跳最高可以至1600Mbps几乎是DDR2勺二倍速度， 正因为高传输率的关系，DDR：可以在一个时序（Clock）之中传出8bit的数据， 比起DDR2勺4bit也是二倍的数据传输量，低电压更是 DDR3勺优势之一，1.5V 的电压比DDR2勺1.

4、8V降低了 17% 下面的图表总结了 DDR DDR2以及DDR3勺一些重要的区别: Figme l DDR3内存的銅比较表 Ileitis DDR DDR2 DDR3 D减* *極 266/333^400Mbps 400i533JE67/BO0Mbp3 80(V1065fl 333/1600Mbps Chi|>SEe 256Mb/512Mb 512Wb/1Gb 512Mb?1 Gb/2Gb Size 256MBU512W0/1QB 256MB/512MBn 1 G0/2G&/4GB Vofcaye 2.5V 1.SV 15V 2bit 4b

5、it 8bit TSOP FBGA FBGA 2、认识内存相关工作流程与参数 首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些 参数在其中所起到的作用。这部分的讲述运用 DDR3勺简化时序图。 DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表 格。和表格的检索原理一样，先指定一个行（RoW，再指定一个列（Column）， 我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于 内存，这个单元格可称为存储单元，那么这个表格（存储阵列）就是逻辑 Bank （Logical Bank，下面简称 Bank）。 Bl C列

6、地址 0 1 2 4 5 6 7 1 2 3 地址 •1 5 6 7 DDR3内部Bank示意图，这是一个NXN的阵列，B代表Bank地址编号，C代表 列地址编号，R代表行地址编号。如果寻址命令是 B1、R2、C6就能确定地址是 图中红格的位置 目前DDR站存芯片基本上都是8个Bank设计，也就是说一共有8个这样的 “表格”。寻址的流程也就是先指定 Ban

7、k地址，再指定行地址，然后指列地址 最终的确寻址单元。 目前DDR3系统而言，还存在物理Bank的概念，这是对内存子系统的一个相 关术语，并不针对内存芯片。内存为了保证 CPU正常工作，必须一次传输完CPU 在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数据容量就是 CPU数据总线的位宽，单位是bit（位）。控制内存与CPU之间数据交换的北桥芯 片也因此将内存总线的数据位宽等同于 CPU数据总线的位宽，这个位宽就称为物 理Bank （Physical Bank，有的资料称之为Rank的位宽。目前这个位宽基本为 64bit。 在实际工作中，Bank地址与相应的行地址是同时发出的

8、，此时这个命令称 之为“行激活”（Row Active ）。在此之后，将发送列地址寻址命令与具体的操 作命令（是读还是写），这两个命令也是同时发出的，所以一般都会以“读 /写命 令”来表示列寻址。根据相关的标准，从行有效到读 /写命令发出之间的间隔被 定义为tRCD即RASto CASDelay（ RAS至 CAS延迟，RAS就是行地址选通脉冲， CAS就是列地址选通脉冲），我们可以理解为行选通周期。tRCD是DDR的—个重 要时序参数，广义的tRCD以时钟周期（tCK, Clock Time）数为单位，比如tRCD=3 就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，

9、DDR3-800 tRCD=3 代表 30ns 的延迟。 TD T1 rt ri 14 时钟 ―L_f—」—」―I 「 闵不用关心 图中显示的是tRCD=3 接下来，相关的列地址被选中之后，将会触发数据传输，但从存储单元中输 出到真正出现在内存芯片的I/O 接口之间还需要一定的时间（数据触发本身就 有延迟，而且还需要进行信号放大），这段时间就是非常著名的CL（ CAS Latency，列地址脉冲选通潜伏期）。CL的数值与tRCD —样，以时钟周期数表 示。女口 DDR3-800,时钟频率为100MHz时钟周期为10ns，如果CL=2就意味 着20ns的潜伏期。不过CL只是针对读取

10、操作。 由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来 保证其有效的识别性，这个放大/驱动工作由S-AMP负责，一个存储体对应一个 S-AMP通道。但它要有一个准备时间才能保证信号的发送强度（事前还要进行电 压比较以进行逻辑电平的判断），因此从数据I/O总线上有数据输出之前的一个 时钟上升沿开始，数据即已传向 S-AMP也就是说此时数据已经被触发，经过一 定的驱动时间最终传向数据I/O总线进行输出，这段时间我们称之为tAC（ Access Time from CLK，时钟触发后的访问时间）。 TO T1 时钟周 —r T2 T3 命令 数据 NOP =无接炸

11、 仪读取滋即— T tOH=jS据逻辐电 潜#J期=2 平保持馬期 图中标准CL=2 tAC=1 目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个Cache Line （即CPU内Cache的存储单位）的容量为准，一般为 64字节。而现有的Rank 位宽为8字节（64bit），那么就要一次连续传输8次，这就涉及到我们也经常能 遇到的突发传输的概念。突发（Burst ）是指在同一行中相邻的存储单元连续进 行数据传输的方式，连续传输的周期数就是突发长度（Burst Lengths，简称BL）。 在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动 对后面

12、相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地 址。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的 是tRCD+CL夕卜，其后每个数据只需一个周期的即可获得。 时钟 TO T1 T3 74 • id < * \OP 命令读取“:z ■ II • ill ■ Hi • _1 数据 ； lOnur \『 1 ( T A 1 III I t I “ - ■ I CAS潸伏朗弍 BL=4 突发连续读取模式：只要指定起始列地址与突发长度，后续的寻址与数据的 读取自动进行，而只要控制好两段突发读取命令的间

13、隔周期（与 BL相同）即可 做到连续的突发传输。 谈到了突发长度时。如果BL=4,那么也就是说一次就传送4X 64bit的数据。 但是，如果其中的第二笔数据是不需要的，怎么办？还都传输吗？为了屏蔽不需 要的数据，人们采用了数据掩码（Data I/O Mask，简称DQM技术。通过DQM 内存可以控制I/O端口取消哪些输出或输入的数据。这里需要强调的是，在读取 时，被屏蔽的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏蔽。DQM 由北桥控制，为了精确屏蔽一个 P-Bank位宽中的每个字节，每个DIMM有 8个 DQMS号线，每个信号针对一个字节。这样，对于 4bit位宽芯片，两个芯片共

14、 用一个DQMW号线，对于8bit位宽芯片，一个芯片占用一个 DQM言号，而对于 16bit位宽芯片，则需要两个 DQMH脚。 在数据读取完之后，为了腾出读出放大器以供同一 Bank内其他行的寻址并 传输数据，内存芯片将进行预充电的操作来关闭当前工作行。还是以上面那个 Bank示意图为例。当前寻址的存储单元是 B1、R2、C6如果接下来的寻址命令 是B1、R2、C4,则不用预充电，因为读出放大器正在为这一行服务。但如果地 址命令是B1、R4 C4由于是同一 Bank的不同行，那么就必须要先把 R2关闭， 才能对R4寻址。从开始关闭现有的工作行，到可以打开新的工作行之间的间隔 就是tRP （

15、Row Precharge comma nd Period，行预充电有效周期），单位也是时 钟周期数。 DDR3 Architecture Memory cell array BO )ut Buffer ] R [Read/Wnte ]hiput a: ■ Bank Active Procedure 在不同Bank间读写也是这样，先把原来数据写回，再激活新的 Bank/Row。 数据选取脉冲（DQS DQS是 DDF中的重要功能，它的功能主要用来在一个时钟周期内准确的区分 出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一

16、个DQS言号线， 它是双向的，在写入时它用来传送由北桥发来的 DQS言号，读取时，则由芯片生 成DQS向北桥发送。完全可以说，它就是数据的同步信号。 在读取时，DQS与数据信号同时生成（也是在 CK与 CK#勺交叉点）。而DDR 内存中的CL也就是从CAS发出到DQSt成的间隔，DQS^成时，芯片内部的预 取已经完毕了，由于预取的原因，实际的数据传出可能会提前于 DQS发生（数据 提前于DQS专出）。由于是并行传输，DDF内存对tAC也有一定的要求，对于 DDR266 tAC的允许范围是土 0.75ns，对于DDR333则是土 0.7ns，有关它们的 时序图示见前文，其中CL里包含了一段DQ

17、S勺导入期。 DQSS读取时与数据同步传输，那么接收时也是以DQS勺上下沿为准吗？不， 如果以DQS勺上下沿区分数据周期的危险很大。由于芯片有预取的操作，所以输 出时的同步很难控制，只能限制在一定的时间范围内，数据在各I/O端口的出现 时间可能有快有慢，会与DQSt一定的间隔，这也就是为什么要有一个tAC规定 的原因。而在接收方，一切必须保证同步接收，不能有 tAC之类的偏差。这样在 写入时，芯片不再自己生成 DQS而以发送方传来的DQS为基准，并相应延后一 定的时间，在DQS勺中部为数据周期的选取分割点（在读取时分割点就是上下 沿），从这里分隔开两个传输周期。这样做的好处是，由于各数据信号

18、都会有一 个逻辑电平保持周期，即使发送时不同步，在 DQSt下沿时都处于保持周期中， 此时数据接收触发的准确性无疑是最高的。 TO 差分CK* 时钟CK 命令次专天 ~~~T~ 地址炎旦 NOP 数据选取一 脉冲 选取：选取，选取「 ■ 1 1 数据耳川川/川川他?養卫:% 3汎煦:菊％滋％ I ■ I 1 I \ ■ 数据掩码豹%%MB %次/庆％MB 在写入时，以DQS勺高/低电平期中部为数据周期分割点， 而不是上/下沿，但数据的接 收触发仍为DQS的上 /下沿 3.容量的计算 Figure 4: 123 Meg x 8 Functional B

19、lock Diagram 上图为X8data的单颗DDR3架构图，行（RoW地址线复用14根，列（Column） 地址线复用10根，Bank数量为8个，10 Buffer通过8组数位线（DQ0-DQ7来完 成对外的通信，故此单颗 DDR3芯片的容量为2的14次方乘2的10次方乘8乘8, 结果为 1Gbit，因为 1B包含 8bit，1GB/8=128MB 如果我们要做成容量为1GB的内存条则需要8颗这样的DDR站存芯片，每颗芯 片含 8 根数位线（ DQ0-DQ）7 则总数宽为 64bit ，这样正好用了一个 Rank。 假果还用128MB的DDR3芯片去做2GB内存条，结果就会有所

20、不同。我们最好选 用4根数位线（DQO-DQ），数量是16颗，这样也是用了一个 Rank。 在K2的项目中我们要做容量为8GB的内存条，则数量用64颗128M的DDR3 这样位宽高达 64X4=256bit ，要做成 4 个 Rank。 4.下面我们来介绍一下DDR3勺工作情况和一些基本comma nd 内存要保存信息就要不断的 refresh ， refresh操作与预充电操作一样，都是用 S-AMP先读再写。预充电是对一个或 所有Bank中的工作行操作，并且是不定期的，而refresh则是有固定的周期，依次 对所有行进行操作，以保留那些久久没经历重写的存储体中的数据。但与所有 Ba

21、nk Precharge不同的是，这里的行是指所有 Bank中地址相同的行，而Precharge中各 Bank中的工作行地址并不是一定是相同的。 refresh 操作分为两种：（Auto Refresh，简称 AR 与（Self Refresh ，简称 SR）。不论是何种refresh方式，都不需要外部提供行地址信息，因为这是一个内部 的自动操作。对于AR SDRAM内部有一个行地址生成器（也称refresh计数器）用 来自动的依次生成行地址。refresh涉及到所有Bank，因此在refresh过程中，所 有Bank都停止工作，而每次refresh所占用的时间为9个时钟周期（PC133标

22、准）， 之后就可进入正常的工作状态，也就是说在这 9 个时钟期间内，所有工作指令只能 等待而无法执行。显然，refresh操作肯定会对SDRAI的性能造成影响，但这是没 办法的事情，也是DRAM目对于SRA（静态内存，无需刷新仍能保留数据）取得成 本优势的同时所付出的代价。 SR则主要用于休眠模式低功耗状态下的数据保存，这方面最著名的应用就是 STR（ Suspend to RAM休眠挂起于内存）。在发出AR命令时，将CKE置于无效状态， 就进入了 SR模式，此时不再依靠系统时钟工作，而是根据内部的时钟进行 refresh 操作。在SR期间除了 CKE之外的所有外部信号都是无效的，只有重新

23、使 CKE有效才 能退出自 refresh 模式并进入正常操作状态。 Row stored lacitoi Riding 5RK Refreslilna ：j>ibratlQi Activating i.Kb L wurtE RE AC' WRFTE kEAEi Writing wkih ap read ap Writing Reading Prttharging d€tl¥© Active pow&r- down recharge power- dcwn ? Automatic 砌侃nt© 腿If refresh Power apfrile

24、d Power on IRS, MPR write ladling j Res«t prof^dur^ PflEP PAE 4 hi河 Command sequence 訂・" WRKW W READ AP J- / 31". X 1 / \ WRITE AP 重置（Reset）是DDR断增的一项重要功能，将使DDR3勺初始化处理变得简单 当Reset命令有效时，DDR：内存将停止所有的操作，并切换至最少量活动的状态， 以节约电力。在Reset期间，DDR：内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程序装置将复位， DLL（延迟

25、锁定回路）与时钟电路 将停止工作，而且不理睬数据总线上的任何动静，将使DDR34到最节省电力的目的 DDR3 Command BA: Bank Address CA: Column Address RA. Row Address MRS: Mode Register Set Command cs# RAS# CAS# WE# BA# Row/Bank Active L L H H BA w Read L H L H BA CAn Au /AP Write L H L L BA C札 A|,/AP L L H

26、 L BA AiJAP Rje fresh L L L H X I MRS* L L L L 上表中MR舸以设置Mode寄存器值 EA2 EA1 BAO AB A12 All AID A9 AB A7 At A5 A4 A3 A2 Al AO Address bus o1> 0 0 q1 PD WR DLL 01 |CftS* latency BT Q1 EL t M15 M14 Mode Register 0 0 Mode register 0 训RO) Mode register 1 (MR 1)

27、 Q Mode rcQirter 2 (MR2) M12 供 PD DLL 硏 Eljw atit) DLL on rfast*xit) DLL tr Ml MO Burst Leogthi 0 0 Fixed BIB 0 1 4 or 3 (on-the-fly vlaA12) 1 Q Fuced EG 杞hop) 1 1 Reserved Mode reg i$ter 0 (MROJ MH Mil M9 Write Fttt(rtery 0 0 Q Resewd 0 & 1 5 0 1 0

28、 & 0 1 1 7 1 Q 0 S 1 0 1 10 1 1 0 12 1 1 1 Rewind M& MS M4 CAS Lutemy 0 0 0 Rg淀iv冀1 0 0 1 5 0 1 0 6 0 1 1 7 1 0 0 8 1 0 1 9 1 1 0 10 1 1 1 n(DDRM600) READ Burtt Tyix 0 Sequential (nibble) 1 Interleaved Figure IS: IddI Example - DDR3事06 5-5-5, x3 {-25E}

29、 a. A10 A[ 12:11] C5* FtAS* 0 厂 M r 0 X VJ \ / \ r\ / z 厂T\ / Not«s; 1. Data DQ isih