基于VHDL语言的数字钟设计 开题报告

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1、吕梁学院2016届毕业论文（设计）开题报告 （学生用表） 系（部）：物理系 专业：电子信息工程 班级： 课题名称 基于VHDL语言的数字钟系统设计 指导教师 学生 学号 1.课题来源及意义： 时间是一个抽象的概念，是物质运动变化的持续性、顺序性的表现。在日常生活中，时间的衡量以及衡量时间的工具对人们有着重要作用。而钟表的数字化给人们生产生活带来了极大的方便。伴随着集成电路技术的发展,电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。超大规模可编程逻辑器件是EDA得以实现的硬件基础, 具有硬件测试和实现快

2、捷、开发效率高、 技术维护简单、成本低、工作可靠性好等特点。现场可编程门阵列（FPGA）是超大规模可编程逻辑器件中的一种.基于FPGA的多功能数字钟的设计，极大地扩展了传统数字钟的功能。与传统电路相比，FPGA具有可编程、高集成度、高可靠性和高速等优点[1]，这使得数字钟的设计与应用更具灵活性与实用性。 2. 国内外发展状况及研究背景： 当今电子产品正向功能多元化,体积最小化,功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别是大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低。同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA技

3、术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。EDA采用硬件描述语言进行电路与系统的设计, 具有系统级仿真和综合能力。超大规模可编程逻辑器件是 EDA 得以实现的硬件基础, 具有硬件测试和实现快捷、开发效率高、技术维护简单、成本低、工作可靠性好等特点。现场可编程门阵列( FPGA) 是超大规模可编程逻辑器件中的一种, 可以根据不同的配置模式, 采用不同的编程方式, 能够反复使用,无需专用的 FPGA 编程器, 只要换一片 EPROM 芯片即可修改 FPGA 功能。因此, 基于 FPGA 的电路设计过程更加灵活且通用性更好。QuartusII 软件是进行 FPGA

4、 设计的操作平台, 它是由Altera 公司开发的进行基于 EDA 技术的可编程逻辑器件设计的一种设计软 件, 其功能强大、界面友好、使用便捷。QuartusII 软件集成了Altera 公司的可编程逻辑器件开发流程中所涉及的几乎所有的工具和第三方软件接口, 可以创建、组织和管理用户的设计。主要能够实现设计输入、综合、布局布线、时序分析、仿真、编程和配置、系统级设计、软件开发、时序逼近、调试和工程更改管理的功能[1]。运用现代电子技术不断创新的数字钟，功能增多，性能提升，不断满足人们的日常生活需求。 3. 研究目标和内容： 1）研究目标：设计一个基于FPGA的数字钟系统。

5、 2）研究内容有：具有时分秒计数显示功能；以24小时循环计时;数码管动态显示时，分；具有清零，调节小时，分钟，以及整点报时功能。 4.研究方法： 本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA技术，以FPGA为设计载体，VHDL语言为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。具体分析如下： 分频模块设计,将系统外部提供的50MHz时钟信号进行分频处理，分别产生1Hz的秒计时脉冲信号、整点报时所需的1kHz和500Hz的脉冲信号。在QuartusII 软件中输入所设计的分频程序，同

6、时进行功能仿真和波形仿真，验证设计的正确性。 功能选择模块设计，使数字钟具有3种工作模式: 计时、校时、复位,并能够进行手动校时、校分, 因此给系统设置2个按键“校时”和“复位”, 分别进行工作模式选择、手动校时和系统复位。 计时与时间调整模块，分为时计数、分计数和秒计数3个子模块。其中, 时计数子模块为二十四进制计数器, 分计数和秒计数子模块均为六十进制计数器。同时分计数子模块和时计数子模块还要接收功能选择模块输出的分钟调整信号和小时调整信号, 进行时间校准。 整点报时模块设计，扫描模块程序, 进行功能仿真验证设计的正确。 显示驱动模块设计，输入所设计的显示驱动模块程序，选用

7、共阴极数码管。 显示扫描模块设计，在进行时间校准的时候, 显示扫描模块要接受功能选择模块的控制命令, 向数码管输出控制信号, 使被调整位的数码管闪烁。 整点报时模块 蜂鸣器 显示扫描模块 显示驱动模块 显示器 控制 按钮 计时与时间调整模块 功能模式选择模块 时钟源 分频模块 数字钟电路设计结构图 5.进度安排： 2015.11.09-2016.03.11 查资料，写开题报告，并完成总体方案的设计，包括电路设计，程序设计，撰写开题报告

8、； 2016.03.12-2016.03.13 开题报告答辩； 2016.03.14-2016.03.22 硬件电路搭建； 2016.03.23-2016.04.05 软件编程； 2016.04.05-2016.04.17 完成系统调试或软件仿真； 2016.04.18-2016.05.14 撰写毕业论文初稿； 2016.05.15-2016.05.22 设计修改完善,完成论文终稿； 2016.05.23-2016.05.29毕业论文答辩。 6.实验方案的可行性分析和已具备的实验条件： 1）可行性分析: 基于VH

9、DL语音，以FPGA平台为基础，在QuartusII开发环境下设计数字钟，实现显示功能，计时功能，清零、调节功能，以及整点报时功能。本设计将从由以下六大模块组成：分频模块、功能模式选择模块、计时与调节模块、显示驱动模块、显示扫描模块、整点报时模块。在FPGA开发板上，使用VHDL语言实现分频模块，根据频率信号的不同实现整点报时以及驱动译码显示；计时模块将两个60进制计时器和一个24进制计时器级联，采用同步时序电路实现；在数字钟电路设计中增加两个按钮，实现小时与分的调整；在FPGA开发板设有6位8段共阳极数码管[2]，实现译码显示模块。将系统模块在QuartusII 环境下进行原理图设计和程序编

10、写，并编译和仿真，可以得到符合设计的仿真波形，方案具有可行性。然后在FPGA开发板上进行检测和调试，检验设计是否成功。 2）具备的实验条件：FPGA开发板，QuartusII开发坏境 7.参考文献： [1]高锐. 基于FPGA的数字钟电路设计[J]. 中国制造业信息化,2012,09:57-60+64. [2]纪欣然,丁一,梁致源. 基于FPGA的多功能数字钟设计[J]. 电子设计工程,2012,16:177-179. [3]刘艳昌,王娜. 基于FPGA的多功能数字钟设计[J]. 河南科技学院学报(自然科学版),2013,02:89-94. [4]王术群. 基于FPGA数字

11、钟的设计与实现[J]. 西南民族大学学报(自然科学版),2011,S1:104-107. [5]崔刚, 陈文楷. 基于FPGA的数字钟设计[J]. 现代电子技术, 2004, 27(22):102-103. [6]樊永宁, 张晓丽. 基于VHDL的多功能数字钟的设计[J]. 工矿自动化, 2006(3):92-94. [7]万春迎. 基于VHDL的数字时钟设计[J]. 科技信息, 2008(27). [8]徐大诏. 基于FPGA实现的数字钟设计[J]. 信息技术, 2009, 33(12):101-104. 指导教师意见： （签字） 年 月 日 注：本表可根据内容续页。